IWILDT-X光安检机FPGA图像数据排序算法实现

在传统的安检机数据采集传输系统中。控制芯片直接将ad采集的前端x射线探测器的数据传输到上位机中,然后上位机软件在对数据进行排序整理然后在进行图像数据的处理，这样不仅降低了上位机CPU增加了处理负担，而且降低了图像数据的处理速度，大大降低了安检机的安检效率；由武汉艾崴IWILDT -AN 10080设计利用FPGA的高速数据处理特性，通过对AD采集的前端双能x射线探测器的图像数据在双端口RAM中进行排序处理，然后通过以太网将排序好的图像数据传输到上位机中，这样不仅降低了上位机的cpu的占用率提高了上位机图像处理的速度，使安检机的实时性能得到更好的提高。 HDf安检之家

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1 FPGA及双端口RAM介绍 HDf安检之家

1.1 FPGA 简介 HDf安检之家

FPGA的高速数据处理特性”，通过对AD采集的前FPGA是-种可编程芯片,主要应用与专用集成端双能X射线探测器的图像数据在双端口RAM中.电路的设计,FPGA内部逻辑资源丰富,可以使用硬进行排序处理,然后通过以太网将排序好的图像数件描述语言(Verilog或VHDL)根据需求对电路进行设计，然后通过编译综合，引脚分配后，通过JTAG或 AS将程序烧录至FPGA中实现功能电路。并且用这些简单的逻辑电路经过硬件编程后可以组成复杂的逻辑实现更高级的功能。FPGA具有抗干扰能力强，运行速度快，可进行多次擦出的优点[4]。 HDf安检之家

1.2双端口RAM HDf安检之家

双端口RAM是在1个SRAM存储器上具有两套完全独立的数据线，地址线和读写控制线，并允许两个独立的系统同时对其进行随机性访问的存储器，即共享式多端口存储器。双端口RAM最大的特点是存储数据共享。用FPGA来实现双端口RAM的功能可以很好地解决并行性和速度问题，而且其灵活的可配置特性使得基于FPGA的双端口RAM易于进行修改、测试及系统升级，可降低设计成本，缩短开发周期[5]。 HDf安检之家

2安检机数据采集传输概述 HDf安检之家

目前大多数安检机数据采集传输流程大概都分为三步，首先通过由多个探测板组成的双能x射线探测器对穿透物体后的x射线能量进行采集，然后每个探测板在接收到x射线能量后会根据能量的衰减增益输出相应的像素值，像素值会以模拟电压值的形式输出到下一级，然后这些代表图像像素信息的模拟电压值通过模数转换芯片将模拟电压值转换成图像数字量送人到控制芯片，最后控制芯片将图像数据通过网口或其他通信方式将图像数据传输到上位机中，通过图像处理软件将图像数据处理形成图像以供安全检查使用[61。 HDf安检之家

3整体设计框架 HDf安检之家

本设计主要利用FPGA中的双端口RAM核对两路AD采集到的图像数据进行数据排序然后传输到上位机。前端采用两个双能x射线探测器采集图像数据，每个探测器上最多可以连接8块探测板，每个探测板会输出128个像素值，其中包括先输出的64 个低能像素值和后输出的64个高能像素值。两路 AD分别对这两个双能x射线探测器所输出的高低能像素值进行模数软换为16位位宽的图像数据并送至FPCA，然后FPCA通过控制使图像数据能够按一定顺序存储在双端口RAM中以供后续通过网口或其他通信方式传输到上位机进行图像数据处理。由于本实现方法都在FPGA中实现，所以在 FPCA中主要通过两个双端口RAM以及RAM控制模块来实现图像数据的排序。首先对于前端两路数据输人分别通过两个RAM控制模块缓存到两个 RAM中并排序，然后通过一个读取RAM控制模块将两个RAM中的缓存数据读出，整体框图如图1所示。 HDf安检之家

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3· 1双端口皿M核设计 HDf安检之家

针对本安检机数据采集传输系统，将在FPGA 内部例化两个双端口RAM核，如此可以将两路AD 所采集的图像数据分别缓存到RAM中进行排序。由于AD所转换的是16位位宽数据，所以RAM的数据输人和输出端均为16位位宽，每一个AD所接前端探测器的探测板最多为8个，所以一次采集的图像数据大小最大为1 024个16位数据，为了在读取 RAM数据的同时前端图像数据还可以继续存人 RAM中，所以设置RAM核的深度为2048，地址总线宽度设置为11位位宽，由于设计中数据读出时钟是写人时钟的5倍，所以读时钟和写时钟均由PLL锁相环倍频得到。由于两路AD所采集的图像数据性质是一样的，所以在FPGA中例化的这两个双端口 RAM核所包含的引脚均一样，双端口RAM模块示意图如图2所示。

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